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Jun 19, 2023

Rapports scientifiques volume 13, Numéro d'article : 11600 (2023) Citer cet article

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L'un des objectifs de longue date des dispositifs logiques basés sur CMOS est de répondre aux besoins des marchés clés, notamment en matière de fonctionnement à très faible consommation et de vitesse de fonctionnement élevée, ainsi que de miniaturisation continue de l'architecture. Cependant, malgré des progrès significatifs dans leur développement, les dispositifs CMOS conventionnels souffrent toujours d'inconvénients tels que l'introduction de courants de fuite involontaires importants et d'un comportement volatil. Ainsi, les portes logiques reconfigurables basées sur le domaine magnétique (MD) sont apparues comme une option très prometteuse car elles offrent des vitesses de fonctionnement rapides, une non-volatilité et diverses fonctions logiques dans une configuration à dispositif unique. Ici, nous abordons plusieurs portes logiques MD reconfigurables dans un seul dispositif à barre Hall à deux canaux en faisant varier les directions de courant de lecture pilotées par la tension et en sélectionnant un comparateur non inverseur ou inverseur dans les piles W/CoFeB/MgO/Ta. Le comportement de commutation non volatile MD induit par le couple spin-orbite affecte de manière significative nos fonctions de porte logique, qui ne sont pas nécessairement synchronisées sur une seule horloge. En adaptant la commutation MD par couple spin-orbite et sorties de tension à effet Hall anormales, nous avons identifié huit portes logiques reconfigurables, notamment AND, NAND, NOR, OR, INH, Converse INH, Converse IMP et IMP, dans un seul dispositif. Ces résultats expérimentaux représentent une avancée significative dans un large éventail d’applications logiques basées sur MD dans un avenir proche.

Les dispositifs basés sur le spin basés sur la manipulation du degré de liberté de spin dans les systèmes magnétiques présentent un intérêt considérable car ils constituent l'une des options les plus fiables pour offrir de nombreux avantages, tels qu'une vitesse dynamique élevée, un faible courant de fuite, une stabilité thermique et une mémoire non volatile. , par rapport aux semi-conducteurs à oxyde métallique complémentaire (CMOS) conventionnels à base de silicium1. Parmi les dispositifs de spin les plus importants se trouve la mémoire vive magnétique à couple spin-orbite (SOT-MRAM), qui est bénéfique pour une vitesse de conduite relativement rapide, une faible consommation d'énergie et des performances durables2. Par conséquent, ces dernières années, le couple spin-orbite (SOT) induit par divers métaux lourds (HM) tels que Ta et W sous polarisation a gagné en importance en tant qu'alternative prometteuse pour les dispositifs de spin de nouvelle génération. .

Pour garantir de telles promesses, quelques dispositifs spintroniques basés sur l'effet SOT sont des additionneurs soustracteurs basés sur le spin, des dispositifs neuromorphiques comprenant des demi-skyrmions et des dispositifs logiques8,9,10,11,12. L'interaction Dzyaloshinskii-Moriya (DMI), un effet de couplage de surface magnétique important, est cruciale dans les dispositifs logiques basés sur le spin utilisant l'effet SOT et le mouvement des parois de domaine. Le DMI résulte du couplage spin-orbite à l’interface entre une couche magnétique et une couche de métaux lourds non magnétiques, conduisant au magnétisme chiral et à la formation de textures de spin uniques telles que les skyrmions . La structure de spin chiral a été utilisée pour des opérations logiques basées sur des nanoaimants couplés chiralement ou sur le mouvement des parois de domaine par commutation de chiralité20. Ces résultats soulignent l’importance de prendre en compte le DMI lors de la conception et de la mise en œuvre de dispositifs logiques basés sur le spin20.

En particulier, les dispositifs logiques reconfigurables basés sur SOT devraient fournir des solutions pour les systèmes à très faible consommation, à haute vitesse, à haute densité et non volatiles. Ces dispositifs peuvent également effectuer plusieurs opérations logiques dans un seul cadre de dispositif, améliorant ainsi leur efficacité par rapport aux dispositifs logiques conventionnels21,22,23,24,25,26,27,28,29. Par exemple, de nombreuses études sur des dispositifs logiques reconfigurables basés sur le spin ont également rapporté des opérations logiques réussies utilisant la dynamique du skyrmion, des jonctions tunnel magnétiques et des parois de domaine de vortex basées sur la chiralité.

Parmi les différentes approches pour les dispositifs logiques reconfigurables en spin, celles employant la commutation de domaine magnétique (MD) induite par le courant ont également suscité un intérêt considérable en tant qu'éléments de base pour les déploiements avancés de composants logiques21, 24. Démonstrations expérimentales de composants logiques basés sur des parois MD utilisant un tunnel magnétique des jonctions ont été signalées35, 36. Récemment, des chercheurs ont étudié les performances d'une porte logique MD reconfigurable en manipulant les signaux de sortie de tension anormaux à effet Hall (AHE) conjugués par l'effet SOT. Bien que des portes logiques MD par tension AHE aient été rapportées précédemment, elles cherchent toujours à exploiter la mise en œuvre pratique de plusieurs portes logiques reconfigurables dans une configuration de dispositif unique et à utiliser l'avantage du comportement non volatil22, 24, 25.

 2 mV (orange color), the logic output is ‘T,’ allowing for the AND gate operation, defined by a non-inverting comparator. Conversely, when Vs < 2 mV (purple color), the logic output is ‘T,’ defined by an inverting comparator, permitting the NAND logic gate to be achieved. Sections of ⑥ ~ ⑨ represent the logic gate behaviors under a Hx leftward along the x-axis and Jread rightward along the x-axis. Based on Eqs. (1) and (3), the switching of the MD is reversed by an external magnetic field, resulting in an inversion of the AHE voltage. The corresponding results are implemented in the reconfigurable logic gates of the NOR or OR (Fig. 3b). Additionally, based on Eq. (1), the reconfigurable logic gates for NOR or OR are implemented by applying Jread leftward along the x-axis and Hx rightward along the x-axis. (Various MOKE images of MD switched by inputs are provided in supplementary Fig. S1)./p> 2 mV) or inverting comparator (Vs < 2 mV). (Experimental results regarding the logic gate operation by the read current direction are provided in Supplementary Fig. S4). To further achieve complex functions in future real microchips, one possible approach is to connect multiple gates in our scheme by adjusting the Vcc voltage of the comparators. For example, by increasing the Vcc voltage from 2 to 20 V, it can be ensured that Vout and logic inputs are equal, achieving the desired cascading effect. However, it should be noted that the ground should also be raised by + 10 V to maintain the proper voltage levels. This condition seems to be necessary for the successful operation of the cascaded logic gates./p>